IT之家8月24日消息，SK海力士正借助英特尔EMIB等先进封装技术打造其下一代HBM解决方案，未来将进入3D封装阶段。

在Hot Chips 2026大会上，SK海力士封装工程副总裁Jaesik Lee发表了题为「高带宽内存的先进封装」的简报，阐述了公司计划如何利用先进封装技术加速其HBM路线图。

该公司首先介绍了HBM目前的制造方式。HBM结构由3D堆叠结构组成，通过TSV（硅通孔）将多个核心芯片（DRAM IC）连接到基底裸片。HBM目前最高可达16层，即16-Hi堆叠。

HBM与GPU是独立的芯片，但通过2.5D封装安装在同一个硅中介层上。每个HBM模块还通过硅中介层包含1024个IO和16个通道，这些IO通过PHY将HBM堆叠连接到XPU。

HBM作为DRAM解决方案之所以重要，是因为它节省空间、功耗和运营成本。典型的GDDR6方案可提供24GB容量和768GB/s带宽，而配备四个堆叠的HBM3E方案可节省多达一半的空间，同时提供高达144GB容量和4TB/s带宽。

SK海力士目前的路线图将HBM4作为顶级产品，DRAM密度高达24Gb，容量最高达36GB，总计2048个IO位，IO速度最高8Gbps，带宽达2048GB/s。

HBM4的封装高度和尺寸都有所增加，集成的TSV和微凸点也比HBM3E更多。具体成果如下：相比HBM3E耐热性提升14%以上，容量最高48GB（12-Hi已量产，16-Hi正在认证中），Z轴高度775微米，尺寸12.8x11平方毫米。

目前主要有两种HBM封装技术：热压键合+非导电膜（TC+NCF）和整体回流+模塑底部填充（MR+MUF）。TC+NCF对芯片翘曲问题有更好的抵抗力，但热阻更高、生产率较低。MR+MUF生产率更高、热阻更低，但更容易出现芯片翘曲，且在间隙填充方面存在缺陷。

SK海力士在HBM封装中集成了四项关键技术，包括先进的MR-MUF，并引入了翘曲控制和细间距互连与窄间隙填充两项新技术。

展望未来，还有一些关键挑战需要解决。首先是随着带宽需求激增带来的HBM功耗上升，其次是散热问题以及TSV区域面积。随着TSV数量增长，尽管TSV间距不断缩小，但所占面积仍在持续增加。此外，每两代带宽近乎翻倍，给现有工艺和封装技术带来了2.2倍的热负担。

因此，SK海力士正在研究混合键合等未来技术方案，以突破16-Hi堆叠限制。SK海力士展示的数据显示，与MR-MUF工艺相比，混合键合可使核心芯片厚度增加24%，TSV间距小于18微米。即使堆叠层数增加，混合键合的热阻仍可降低35%。

与三星的HPB类似，SK海力士正在开发自己的局部热点缓解技术，名为I-HBM，该技术在HBM D2D PHY区域嵌入高导热且电绝缘的冷却组件，可额外降低30%以上的热阻。

展望未来，SK海力士计划通过TSV数量翻倍、结合逻辑工艺集成提升IO速度来增加带宽，同时利用最新优化的逻辑代工工艺解决功耗和PDN挑战。

HBM技术对更高功率密度、带宽和堆叠高度的持续追求，带来了显著的热学、力学和封装挑战。MLMO、优化的微凸点、新兴的混合键合以及I-HBM等热点解决方案正在积极应对这些问题。随着堆叠向16-20层高度演进，架构向与逻辑芯片更紧密的3D集成方向发展。

该公司还在其2.5D HBM方案幻灯片中展示了英特尔EMIB封装技术，与CoWoS-L、CoWoS-R和CoWoS-S并列。SK海力士着眼于未来的3D集成，这将使其能够在加速器之上堆叠HBM。