Cerebras披露最新路线图，宣布将在未来的CS-6系统中首次引入晶圆级3D堆叠设计。

此前Cerebras推出了其新一代芯片WSE-3 Turbo和基于该芯片的CS-4系统。与上代CS-3相比，CS-4带来了10倍的词元容量和2倍的速度，实现750 PFLOPS（稀疏FP16）与129.6PB/s内存带宽。

由于Cerebras的晶圆级引擎（WSE）本身已经达到了单个晶圆二维（2D）物理剪裁面积的最大实用极限，业内普遍认为继续在水平方向上扩容面临物理天花板。为此，Cerebras在全新的CS-6规划中正式转向三维（3D）封装解决方案。

CS-6的关键变化是引入3D堆叠DRAM，将DRAM层通过超高带宽垂直互连直接置于逻辑/SRAM晶圆之上。

官方目标是「把更多模型权重和状态放在更靠近计算的位置」，在保持晶圆级低延迟数据流优势的同时，突破仅靠SRAM扩容的瓶颈。

Cerebras表示，CS-6的设计可在不破坏数据局部性的前提下提升每系统可承载模型规模，从而减少运行超大模型所需的系统数量。

在空间利用率方面，Cerebras首席执行官Andrew Feldman强调，得益于垂直3D堆叠对内部组件密度的极端压榨，CS-6的整机系统足迹将实现5到10倍的量化递减。

在计算密度方面，减少SRAM面积占比可以释放出更多空间用于布置核心的算力硬件，从而在更小的芯片物理面积内塞入更多的计算逻辑。

发布日期方面，Cerebras在Hot Chips 2026明确：CS-4已于2026年Q3开始常规供货，CS-5目标2027年，CS-6位于路线图再往后两代的位置。